當(dāng)我們觀察電子產(chǎn)品近些年的演進(jìn)歷程時協同控製，我們會注意到一個重要趨勢：每一代設(shè)備的尺寸越來越小，而性能卻保持不變甚至升高背景下。這種縮小現(xiàn)象可以歸因于以下事實(shí)：電路板上的每個組件都在變小是目前主流，從而造成了這樣的總體效果競爭力所在。早在1965年高質量發展，高登·摩爾就在他著名的摩爾定律中預(yù)測了電路的縮小趨勢幅度。但是進一步完善，這個縮小趨勢并未發(fā)生在所有類型的電路中處理。例如建設，邏輯電路比SRAM電路縮小了很多倍。這造成了一個棘手的問題：即嵌入式SRAM開始占據(jù)90%的控制器空間助力各行。嵌入式SRAM的有限縮小還阻止了控制器以相應(yīng)于邏輯區(qū)域的程度縮小前來體驗。因此自主研發，成本(與晶粒面積成正比)的降幅并未達(dá)到應(yīng)有的程度。由于處理器/控制器的核心功能由邏輯區(qū)執(zhí)行更加廣闊，將嵌入式SRAM移出芯片并以外置SRAM取而代之開始具有意義損耗。
 
此外，可穿戴和物聯(lián)網(wǎng)設(shè)備的迅猛發(fā)展也是這一趨勢的推動因素非常完善。與其它任何設(shè)計(jì)要求相比總之，這些設(shè)備最注重小巧的設(shè)計(jì)。因此支撐作用，最小的MCU適合此類電路板研學體驗，鑒于上述原因，這個“最小的MCU”極有可能不搭載一個嵌入式緩存最為突出。同樣落實落細，它也可能沒有太多的引腳。
 
所有這些發(fā)展趨勢都指向一個要求：一個小巧高效化、能夠只扮演緩存的角色製高點項目、并能使用最小數(shù)量的引腳相連的外置SRAM。串行SRAM就是專為滿足這個要求而量身定做的延伸。存儲器在高速性能并非最重要因素的其它存儲器(DRAM、閃存等)中服務好，串行接口已經(jīng)取代了并行接口新趨勢。由于存在需要SRAM的應(yīng)用，串行SRAM在SRAM市場中一直處于小眾地位共謀發展。在空間非常有限的特定應(yīng)用中學習，它們一直是低功耗、小尺寸替代方案聽得懂。目前應用優勢，在峰值時鐘速率為20MHz(10MB/s帶寬)條件下，串行SRAM最大容量為1Mbit全方位。相比之下高效節能，并行SRAM的帶寬高達(dá)250MB/s，并支持最大64Mbit的容量大局。
 
由于所需驅(qū)動的引腳數(shù)較少新創新即將到來，而且速度更低，串行接口存儲器通常比并行接口存儲器消耗更少的電能有序推進，而且其最大的好處在于較小的尺寸-無論是從設(shè)備尺寸還是從引腳數(shù)的角度而言設施。最小的并行SRAM封裝是24球BGA，而串行SRAM提供8引腳SOIC封裝堅定不移。但必需注意的是組合運用，WL-CSP是最小封裝更讓我明白了，很多并行和串行存儲器廠商支持CSP封裝。市場上的并行SRAM勝過串行SRAM的地方是性能-尤其是在存取時間上積極。憑借寬得多的總線拓展應用，并行SRAM能夠最大支持200MBps的吞吐量，而大多數(shù)得到廣泛使用的串行SRAM最多只支持40MBps廣泛應用。
 
存儲器存儲器串行接口存儲器在性能方面落后并行接口存儲器關註度。由于數(shù)據(jù)流是順序的，它們不能提供相同的吞吐量哪些領域。因此敢於挑戰，串行存儲器存儲器最適合那些注重尺寸和功耗勝過存取時間的便攜式設(shè)備，如手持設(shè)備和可穿戴設(shè)備建立和完善。

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