先進(jìn)的邏輯技術(shù)已經(jīng)超過14個(gè)nm高品質，遷移到Fin-FET結(jié)構(gòu)快速融入，在過去十年或更長時(shí)間內(nèi)用作嵌入式NOR閃存已經(jīng)失去了跟上這些過程的能力的發生。這種情況被稱為閃存”縮放限定”，不管芯片其余的CMOS能縮小多少機構。閃存都無法跟上腳步，必須有新的嵌入式存儲(chǔ)技術(shù)來結(jié)合這些先進(jìn)技術(shù)ASIC和MCU。
 
內(nèi)嵌式NOR閃存并不是唯一受到工藝演化影響的。SRAM面臨類似的問題更適合。隨著工藝縮小到幾十納米或更小，SRAM存儲(chǔ)單元的大小無法跟上規劃。NOR閃存不同擴大公共數據，SRAM存在的問題是，存儲(chǔ)單元的尺寸不會(huì)與工藝成比例地縮小帶動擴大。當(dāng)工藝減少50%時(shí)，可能只會(huì)減少25%深刻認識。
 
這個(gè)限縮了嵌入式NOR和嵌入式 SRAM核心技術，我們應(yīng)該繼續(xù)按步驟縮小新存儲(chǔ)單元技術(shù)的發(fā)展。幸運(yùn)的是主動性，這些技術(shù)已經(jīng)存在并開發(fā)了多年創造性。
 
另一個(gè)問題是，將存儲(chǔ)技術(shù)轉(zhuǎn)化為新的存儲(chǔ)技術(shù)帶來了強(qiáng)有力的論據(jù)道路，即存儲(chǔ)器消耗了太多的電力規模設備。(IoT)當(dāng)移動(dòng)設(shè)備使用電池電源運(yùn)行時(shí)，必須仔細(xì)選擇其存儲(chǔ)器指導，因?yàn)樗拇蟛糠蛛姵仉娫锤偁幜?，減少電池使用時(shí)間，而新的嵌入式存儲(chǔ)技術(shù)可以降低功耗進一步完善，滿足這一要求集聚。
 
下一代的移動(dòng)架構(gòu)也需要更高的計(jì)算水平的人工智能和邊緣計(jì)算，而較低的功耗需要滿足客戶的期望調整推進，并在嚴(yán)峻的市場(chǎng)競(jìng)爭(zhēng)中獲勝狀況。當(dāng)然，這些必須以低成本完成機製，這是對(duì)當(dāng)前內(nèi)存技術(shù)的測(cè)試全過程。目前大多數(shù)電池電源移動(dòng)設(shè)備和其他應(yīng)用程序MCU均采用CMOS工藝制造，CMOS這個(gè)過程適用于兩種內(nèi)存技術(shù)：NOR閃存和SRAM。盡管這些技術(shù)在CMOS在邏輯過程中很容易放置不負眾望，但它們消耗的功率通常超出預(yù)期高效流通。
 
當(dāng)需要更多的內(nèi)存時(shí)，設(shè)計(jì)師通常會(huì)添加外部內(nèi)存芯片密度增加，例如SPI NOR閃存有效性，NAND閃存，DRAM或者是這些內(nèi)存的搭配機遇與挑戰。然而廣泛關註，這些外部內(nèi)存對(duì)功耗的影響更大。
 
本文關(guān)鍵詞：SRAM,NOR閃存,DRAM

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