FPGA為什么要使用SDRAM
2020-06-24 09:21:04
SDRAM有一個(gè)同步接口達到，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)不斷創新，這樣就能和計(jì)算機(jī)的系統(tǒng)總線 同步。時(shí)鐘被用來(lái)驅(qū)動(dòng)一個(gè)有限狀態(tài)機(jī)，對(duì)進(jìn)入的指令進(jìn)行管線(Pipeline)操作規劃。這使得SDRAM與沒(méi)有同步接口的異步DRAM相比，可以有一個(gè)更復(fù)雜的操作模式模式。
管線 意味著芯片可以在處理完之前的指令前大大提高，接受一個(gè)新的指令 。在一個(gè)寫(xiě)入的管線 中探索創新，寫(xiě)入命令在另一個(gè)指令執(zhí)行完之后可以立刻執(zhí)行帶來全新智能，而不需要等待數(shù)據(jù)寫(xiě)入存儲(chǔ)隊(duì)列的時(shí)間。在一個(gè)讀取的流水線中新產品，需要的數(shù)據(jù) 在讀取指令發(fā)出之后固定數(shù)量的時(shí)鐘頻率后到達(dá)去完善，而這個(gè)等待的過(guò)程可以發(fā)出其它附加指令。這種延遲被稱為等待時(shí)間(Latency)引人註目，在為計(jì)算機(jī)購(gòu)買內(nèi)存時(shí)是一個(gè)很重要的參數(shù)領域。
SDRAM在計(jì)算機(jī)中被廣泛使用，從起初的SDRAM到之后一代的DDR（或稱DDR1）好宣講，然后是DDR2 和DDR3 進(jìn)入大眾市場(chǎng)註入新的動力，2015年開(kāi)始DDR4進(jìn)入消費(fèi)市場(chǎng)。如UMI型號(hào) UD408G5S1AF的一款8Gb 32位 DDR4 SDRAM，是一款支持使用在英特爾Arria 10 SoC FPGA以及Kintex Ultrascale FPGA中的存儲(chǔ)器雙重提升。32位 DDR4 SDRAM非常適合邊緣類計(jì)算，或?qū)CB面積有緊湊要求的深度學(xué)習(xí)計(jì)算設(shè)備事關全面。
為什么要使用內(nèi)存控制器表現明顯更佳？
動(dòng)態(tài)內(nèi)存的驅(qū)動(dòng)比靜態(tài)內(nèi)存的驅(qū)動(dòng)更加復(fù)雜...我們需要行，列和存儲(chǔ)體以及刷新周期來(lái)處理技術節能。但是由于SDRAM的高速性和低單位成本使其引人注目指導。
因此我們需要的是一種訪問(wèn)SDRAM的方法，但是要易于使用靜態(tài)內(nèi)存國際要求。這就是創(chuàng)建內(nèi)存控制器的原因流動性。它們充當(dāng)轉(zhuǎn)換層：一方面，它們?yōu)橛脩籼峁┝艘子谑褂玫膬?nèi)存接口競爭激烈，然后進(jìn)行了繁瑣的工作來(lái)驅(qū)動(dòng)真實(shí)的SDRAM信號(hào)持續創新。
SDRAM引腳
如果我們看一下SDRAM的引腳改善，那么會(huì)有一些新來(lái)者。
地址和數(shù)據(jù)總線仍然存在協調機製，但是地址總線只有11位（用于提供要打開(kāi)的行信息化，然后提供列地址）。BA引腳指定了存儲(chǔ)區(qū)（由于在我們的示例中只有2個(gè)存儲(chǔ)區(qū)實踐者，因此我們僅需要一個(gè)引腳）取得明顯成效。WE，CAS和RAS一起用作命令引腳管理，因此我們可以向SDRAM發(fā)送8個(gè)不同的命令（命令包括“打開(kāi)行”設計，“讀取”，“寫(xiě)入”和“關(guān)閉行”）改進措施。使用了其他一些引腳（但未在圖片上顯示）就此掀開，例如時(shí)鐘，片選今年，字節(jié)使能...
請(qǐng)注意不斷豐富，在動(dòng)態(tài)內(nèi)存中，“打開(kāi)行”稱為激活組建，“關(guān)閉行”稱為預(yù)充電各有優勢。
刷新
SDRAM是動(dòng)態(tài)存儲(chǔ)器：由于每個(gè)存儲(chǔ)器位值（0或1）都保存在一個(gè)微小的電容器中，電荷隨時(shí)間衰減重要的意義，因此需要定期刷新其內(nèi)容持續。但是衰減率足夠低，只要定期對(duì)其進(jìn)行讀取和重新寫(xiě)入（“刷新”）再獲，制造商就可以保證不會(huì)丟失任何數(shù)據(jù)產品和服務。
有兩種刷新機(jī)制
· FPGA將“自動(dòng)刷新”命令發(fā)送到SDRAM。
只要確保它定期完成（SDRAM數(shù)據(jù)表會(huì)告訴您最小刷新頻率）體驗區。
· FPGA“經(jīng)常”訪問(wèn)每一行增多。
打開(kāi)一行會(huì)導(dǎo)致SDRAM中的“感測(cè)放大器”獲得該行所有電容器電荷的副本。然后有望，當(dāng)該行關(guān)閉時(shí)進一步推進，較早檢測(cè)到的值將被復(fù)制回電容器中，從而刷新過(guò)程中的數(shù)據(jù)方案。
本文關(guān)鍵詞：32位 DDR4 SDRAM FPGA
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