DDR3內存與DDR2內存相比進行培訓，實際上只是提高了規(guī)格，并沒有真正的全面更新的新架構。DDR3同DDR2接觸針腳數(shù)目相同共同努力。但是防呆的缺口位置不同持續。DDR3在大容量內存的支持較好系統性，而大容量內存的分水嶺是4GB這個容量更多的合作機會，4GB是32位操作系統(tǒng)的執(zhí)行上限（不考慮PAE等等的內存映像模式特點，因這些32位元元延伸模式只是過渡方式堅定不移，會降低效能組合運用，不會在零售市場成為技術主流）當市場需求高于4GB的時候，64位CPU與操作系統(tǒng)就是唯一的解決方案迎難而上，此時也就是DDR3內存的普及時期積極。DDR3 UB DIMM 2007進入市場，成為主流時間點多數(shù)廠商預計會是到2010年堅持先行。
 
1產業、邏輯Bank數(shù)量
DDR2 SDRAM中有4Bank和8Bank的設計，目的就是為了應對未來大容量芯片的需求情況較常見。而DDR3很可能將從2Gb容量起步可持續，因此起始的邏輯Bank就是8個，另外還為未來的16個邏輯Bank做好了準備體製。
 
2服務、封裝（Packages）
DDR3由于新增了一些功能，所以在引腳方面會有所增加能力和水平，8bit芯片采用78球FBGA封裝大型，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格明確相關要求。并且DDR3必須是綠色封裝重要意義，不能含有任何有害物質。
 
3深化涉外、突發(fā)長度（BL體系，Burst Length）
由于DDR3的預取為8bit，所以突發(fā)傳輸周期（BL開展試點，Burst Length）也固定為8攜手共進，而對于DDR2和早期的DDR架構的系統(tǒng)，BL=4也是常用的推進一步，DDR3為此增加了一個4-bit Burst Chop（突發(fā)突變）模式經過，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸簡單化，屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是明確了方向，任何突發(fā)中斷操作都將在DDR3內存中予以禁止系統性，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）單產提升。
 
3傳遞、尋址時序（Timing）
就像DDR2從DDR轉變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高勞動精神。DDR2的CL范圍一般在2至5之間開展攻關合作，而DDR3則在5至11之間，且附加延遲（AL）的設計也有所變化預下達。DDR2時AL的范圍是0至4的有效手段，而DDR3時AL有三種選項，分別是0方案、CL-1和CL-2應用情況。另外，DDR3還新增加了一個時序參數(shù)——寫入延遲（CWD）組建，這一參數(shù)將根據(jù)具體的工作頻率而定表現。
 
4、新增功能——重置（Reset）
重置是DDR3新增的一項重要功能首次，并為此專門準備了一個引腳可能性更大。DRAM業(yè)界已經很早以前就要求增這一功能，如今終于在DDR3身上實現(xiàn)搖籃。這一引腳將使DDR3的初始化處理變得簡單技術。當Reset命令有效時，DDR3內存將停止所有的操作推動，并切換至最少量活動的狀態(tài)相對較高，以節(jié)約電力。在Reset期間信息，DDR3內存將關閉內在的大部分功能相關，所以有數(shù)據(jù)接收與發(fā)送器都將關閉。所有內部的程序裝置將復位豐富內涵，DLL（延遲鎖相環(huán)路）與時鐘電路將停止工作生產效率，而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來適應性，將使DDR3達到最節(jié)省電力的目的節點。
 
5、新增功能——ZQ校準
ZQ也是一個新增的腳落地生根，在這個引腳上接有一個240歐姆的低公差參考電阻的特點。這個引腳通過一個命令集健康發展，通過片上校準引擎（ODCE，On-Die Calibration Engine）來自動校驗數(shù)據(jù)輸出驅動器導通電阻與ODT的終結電阻值大數據。當系統(tǒng)發(fā)出這一指令之后長效機製，將用相應的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256時鐘周期高效化、在其他情況下用64個時鐘周期）對導通電阻和ODT電阻進行重新校準製高點項目。
 
6為產業發展、參考電壓分成兩個
對于內存系統(tǒng)工作非常重要的參考電壓信號VREF範圍和領域，在DDR3系統(tǒng)中將分為兩個信號。一個是為命令與地址信號服務的VREFCA各項要求，另一個是為數(shù)據(jù)總線服務的VREFDQ更高要求，它將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級。
 
7新技術、根據(jù)溫度自動自刷新（SRT共同學習，Self-Refresh Temperature）
為了保證所保存的數(shù)據(jù)不丟失，DRAM必須定時進行刷新服務為一體，DDR3也不例外問題。不過，為了最大的節(jié)省電力全會精神，DDR3采用了一種新型的自動自刷新設計（ASR系統穩定性，Automatic Self-Refresh）。當開始ASR之后集中展示，將通過一個內置于DRAM芯片的溫度傳感器來控制刷新的頻率實力增強，因為刷新頻率高的話，消電就大探索創新，溫度也隨之升高帶來全新智能。而溫度傳感器則在保證數(shù)據(jù)不丟失的情況下，盡量減少刷新頻率新產品，降低工作溫度去完善。不過DDR3的ASR是可選設計，并不見得市場上的DDR3內存都支持這一功能長遠所需，因此還有一個附加的功能就是自刷新溫度范圍（SRT脫穎而出，Self-Refresh Temperature）。通過模式寄存器生產創效，可以選擇兩個溫度范圍結構，一個是普通的的溫度范圍（例如0℃至85℃），另一個是擴展溫度范圍優化上下，比如最高到95℃能力建設。對于DRAM內部設定的這兩種溫度范圍模樣，DRAM將以恒定的頻率和電流進行刷新操作。
 
8服務、局部自刷新（RASR很重要，Partial Array Self-Refresh）
這是DDR3的一個可選項，通過這一功能覆蓋，DDR3內存芯片可以只刷新部分邏輯Bank異常狀況，而不是全部刷新，從而最大限度的減少因自刷新產生的電力消耗高效。這一點與移動型內存（Mobile DRAM）的設計很相似應用創新。
 
9、點對點連接（P2P機構，Point-to-Point）
這是為了提高系統(tǒng)性能而進行了重要改動改善，也是與DDR2系統(tǒng)的一個關鍵區(qū)別。在DDR3系統(tǒng)中協調機製，一個內存控制器將只與一個內存通道打交道信息化，而且這個內存通道只能一個插槽。因此內存控制器與DDR3內存模組之間是點對點（P2P實踐者，Point-to-Point）的關系（單物理Bank的模組）取得明顯成效，或者是點對雙點（P22P，Point-to-two-Point）的關系（雙物理Bank的模組）數據，從而大大減輕了地址/命令/控制與數(shù)據(jù)總線的負載創新的技術。而在內存模組方面，與DDR2的類別相類似改進措施，也有標準DIMM（臺式PC）就此掀開、SO-DIMM/Micro-DIMM（筆記本電腦）、FB-DIMM2（服務器）之分今年，其中第二代FB-DIMM將采用規(guī)格更高的AMB2（高級內存緩沖器）穩步前行。不過目前有關DDR3內存模組的標準制定工作剛開始，引腳設計還沒有最終確定動手能力。
 
10.省電
DDR3 Module電壓從DDR2的1.8V降低到1.5V逐步改善，同頻率下比DDR2更省電，搭配SRT（Self-Refresh Temperature）功能提升，內部增加溫度senser大大提高，可依溫度動態(tài)控制更新率（RASR，Partial Array Self-Refresh功能）研究成果，達到省電目的取得了一定進展。
 
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