全節(jié)點工藝的發(fā)展
2018-02-02 15:53:45
芯片代工廠商正在將新節(jié)點工藝和現有節(jié)點的不同工藝大量投入到市場大面積，給芯片制造商帶來了一系列的挑戰(zhàn)大大提高。
現在已經有10nm和7nm的全節(jié)點工藝，正在研發(fā)5nm和3nm工藝深度。同時引入了越來越多的半節(jié)點或“node-let”技術相貫通，包括12nm，11nm，8nm，6nm和4nm系統。
Node-let在全節(jié)點工藝的基礎上發(fā)展而來。比如進一步提升，12nm和11nm比16nm/14nm的版本稍先進提升，8nm和6nm與7nm屬于相同類別。
節(jié)點名稱不像以前那樣直接反映晶體管的實際尺寸不折不扣。一些芯片制造商通過大肆吹捧節(jié)點名稱來顯示其在工藝競賽中的龍頭地位。事實上資源優勢，其中的數字是隨意定義的高效利用，許多業(yè)內人士僅把它們當作營銷術語。
節(jié)點的數字很容易理解估算。對于代工廠客戶來說講理論，挑戰(zhàn)在于決定使用哪個工藝進行設計以及是否可以提供價值。隨著IC設計成本的增加不要畏懼，客戶不再能負擔得起每個節(jié)點開發(fā)一個新的芯片服務為一體。西門子（Siemens）旗下Mentor的總裁兼首席執(zhí)行官Wally Rhinesyu 說，“所以你必須比較和選擇逐漸顯現，了解自己的需求和代工廠的能力進行培訓。”
對于代工廠來說，難度在于拓展所有這些新工藝長效機製，新的10nm和7nm工藝預計將在2018年進行大批量生產法治力量，新工藝是當前16nm / 14nm finFET晶體管的縮小版，并且更加復雜分享。finFET中共享，電流的控制是通過將柵極加到鰭的三個面上實現的。
圖1：FinFET與平面晶體管
第一代10nm / 7nm工藝將采用光刻和多圖案成形設計（multiple patterning）方式之一，引入了更多的掩膜層和更小的特征尺寸生動。缺陷更難被發(fā)現。10nm/7nm的工藝中不同制造設備的差異也變得更難處理創新能力。
顯然新品技，這個行業(yè)面臨一些挑戰(zhàn)範圍，“7nm晶圓代工產品的使用可能令人失望，”Gartner的分析師Samuel Wang說好宣講，“我之所以這樣認為註入新的動力，是因為設計者首個7nm芯片的硅成品率遠遠低于以前的節(jié)點。設計成本高，設計復雜雙重提升，與合作者深入合作需求高，這些都使一次性設計成功7nm的SOC變得遙不可及事關全面。”
一段時間后表現明顯更佳，芯片制造商發(fā)現有可能會解決這個問題。之后技術節能，為了簡化這個過程指導，供應商希望在7nm和/或5nm工藝的第二階段加入極紫外（EUV）光刻。但是國際要求，EUV也存在一些挑戰(zhàn)流動性。
FinFET預計將縮小至5nm。 除此之外競爭激烈，芯片制造商正在研究各種下一代晶體管類型持續創新。 客戶也正在評估其他選項，如高級包裝空白區。
總的來看協調機製，全節(jié)點工藝周期從傳統的2年增加至2.5到3年。盡管如此開放要求，在全節(jié)點和半節(jié)點技術基礎上向好態勢，業(yè)界面臨著以更快速度提供更多更復雜技術的壓力。應用材料（Applied Materials）半導體產品集團高級副總裁Prabu Raja說服務機製，“這個行業(yè)正在快速地發(fā)展貢獻力量，客戶每年都在推動我們在各個方面做出新的改變。”
本文關鍵詞：
晶圓
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